Zen 5 («Нирвана») — это микроархитектура ЦП от AMD, представленная в дорожной карте компании в мае 2022 года, выпущенная для мобильных устройств в июле 2024 года и для настольных компьютеров в августе 2024 года. Она является преемницей Zen 4 и в настоящее время производится по техпроцессу TSMCN4P. В будущем Zen 5 также планируется производить по технологии N3E.
Микроархитектура Zen 5 используется в настольных процессорах Ryzen серии 9000 (кодовое название «Granite Ridge»), Epyc 9005 серверных процессорах (кодовое название «Turin»), и тонких и лёгких мобильных процессорах Ryzen AI 300 (кодовое название «Strix Point»).
Zen 5 — это полностью переработанная версия Zen 4 с расширенным интерфейсом, увеличенной пропускной способностью вычислений с плавающей запятой и более точным прогнозированием ветвлений.
Zen 5 разрабатывался с учётом 4-нм и 3-нм техпроцессов. Это было своего рода страховкой для AMD на случай, если массовое производство TSMC по 3-нм техпроцессу столкнётся с задержками, значительными дефектами пластин или проблемами с производительностью. По оценкам одного отраслевого аналитика, выход годных пластин на ранних этапах производства по технологии N3 составляет 55 %, в то время как другие аналитики считают, что он будет таким же, как у N5, — от 60 до 80 %. Кроме того, Apple, будучи крупнейшим клиентом TSMC, получает приоритетный доступ к новейшим технологическим узлам. В 2022 году на долю Apple пришлось 23 % от общего дохода TSMC в размере 72 миллиардов долларов. После того как в конце 2022 года началось наращивание мощностей N3, компания Apple выкупила все производственные мощности TSMC по выпуску пластин N3B для производства своих процессоров A17 и M3. В настольных и серверных процессорах Zen 5 для производства модулей ввода-вывода по-прежнему используется техпроцесс N6.
Комплексные кристаллы Zen 5 (CCD) производятся по техпроцессу TSMC N4X, который рассчитан на более высокие частоты для высокопроизводительных вычислительных систем (HPC). Мобильные процессоры на базе Zen 4 производились по техпроцессу N4P, который в большей степени ориентирован на энергоэффективность. N4X поддерживает IP-совместимость с N4P и обеспечивает прирост частоты на 6 % по сравнению с N4P при том же энергопотреблении, но при этом имеет умеренную утечку. По сравнению с узлом N5, который использовался для производства ПЗС-матриц Zen 4, N4X может обеспечивать на 15 % более высокую частоту при напряжении 1,2 В.
ПЗС-матрица Zen 5 под кодовым названием «Эльдора» имеет размер кристалла 70,6 мм2, что на 0,5 % меньше площади ПЗС-матрицы Zen 4 размером 71 мм2, при этом плотность транзисторов увеличена на 28 % благодаря техпроцессу N4X. КМОП-матрица Zen 5 содержит 8,315 миллиарда транзисторов по сравнению с 6,5 миллиардами транзисторов КМОП-матрицы Zen 4. Одно ядро Zen 5 больше одного ядра Zen 4, но КМОП-матрица была уменьшена за счёт сокращения кэша L3. Площадь монолитного кристалла мобильных процессоров Strix Point, изготовленных по техпроцессу N4P с низким энергопотреблением от TSMC, составляет 232,5 мм2.
Изменения в прогнозировании ветвлений в Zen 5 являются наиболее значительными по сравнению с любой предыдущей микроархитектурой Zen. Прогнозировщик ветвлений в ядре пытается предсказать результат при наличии расходящихся путей выполнения кода. Прогнозировщик ветвлений в Zen 5 может работать в режиме упреждения на два шага, то есть предсказывать до двух ветвлений за такт. Предыдущие архитектуры ограничивались одной инструкцией ветвления за такт, что снижало пропускную способность при извлечении инструкций в программах с большим количеством ветвлений. Двухэтапные предсказатели ветвлений обсуждались в научных исследованиях, начиная с работы Андре Сезнека и др. «Многоэтапные предсказатели ветвлений» 1996 года. Спустя 28 лет после того, как эта технология была впервые предложена в научных исследованиях, архитектура AMD Zen 5 стала первой микроархитектурой, в которой полностью реализовано двухэтапное предсказание ветвлений. Ускоренная предварительная загрузка данных помогает предсказателю ветвлений.
Zen 5 содержит шесть арифметико-логических блоков (АЛУ) по сравнению с четырьмя АЛУ в предыдущих архитектурах Zen. Большее количество АЛУ, выполняющих стандартные операции с целыми числами, может увеличить пропускную способность скалярных операций с целыми числами на 50 %.
Векторный движок в Zen 5 имеет четыре конвейера с плавающей запятой по сравнению с тремя конвейерами в Zen 4. В Zen 4 появились инструкции AVX-512. Возможности AVX-512 были расширены в Zen 5 за счёт удвоения ширины конвейера с плавающей запятой до 512-битного конвейера с плавающей запятой. Конвейер AVX-512 настраивается в зависимости от продукта. Процессоры Ryzen 9000 для настольных ПК и серверные процессоры EPYC 9005 имеют полный 512-битный канал передачи данных, а мобильные процессоры Ryzen AI 300 имеют 256-битный канал передачи данных для снижения энергопотребления. Инструкция AVX-512 была расширена за счёт инструкций VNNI/VEX. Кроме того, увеличилась bfloat16 пропускная способность, что полезно для задач, связанных с искусственным интеллектом.
Более широкая передняя часть архитектуры Zen 5 требует большего объёма кэша и более высокой пропускной способности памяти, чтобы ядра могли получать данные. Объём кэш-памяти первого уровня на ядро увеличен с 64 КБ до 80 КБ на ядро. Объём кэш-памяти инструкций первого уровня остался прежним — 32 КБ, но объём кэш-памяти данных первого уровня увеличен с 32 КБ до 48 КБ на ядро. Кроме того, вдвое увеличена пропускная способность кэш-памяти данных первого уровня для 512-битных конвейеров с плавающей запятой. Ассоциативность кэша данных L1 была увеличена с 8 до 12, чтобы он мог вмещать больший объём данных.
Объем кэша L2 остался на уровне 1 МБ, но его ассоциативность увеличилась с 8 до 16. Zen 5 также имеет удвоенную пропускную способность кэша L2 - 64 байта на такт.
Кэш L3 заполняется за счет жертв кэша L2 и промахов в полете. Задержка доступа к кэшу L3 уменьшена на 3,5 цикла.[26] 5-ядерная комплексная матрица Zen (CCD) содержит 32 МБ кэш-памяти L3, разделяемой между 8 ядрами. В 3D V-Cache CCD-процессорах Zen 5 кусок кремния, содержащий 64 МБ дополнительного кэша L3, расположен под ядрами, а не сверху, как в предыдущих поколениях, что в сумме даёт 96 МБ. Это позволяет увеличить частоту ядер по сравнению с предыдущими поколениями 3D V-Cache, которые были чувствительны к более высоким напряжениям. Базовая частота Ryzen 7 9800X3D на базе Zen 5 увеличена на 500 МГц по сравнению с Ryzen 7 7800X3D на базе Zen 4 и впервые позволяет осуществлять разгон.
APU Ryzen AI 300 под кодовым названием "Strix Point" имеют 24 МБ общего кэша L3, который разделен на два отдельных массива кэша. 16 МБ выделенного кэша L3 совместно используются 4 ядрами Zen 5, а 8 МБ - 8 ядрами Zen 5c. Ядра Zen 5c не могут получить доступ к массиву кэша L3 объемом 16 МБ, и наоборот.
Обсуждение